服务器存储查询下令（服务器内存查询下令）「服务器内存查询命令」

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指数级的数据增长促使盘算行业开始举行突破性的架构变化，以从根本上改变数据中心的性能、服从和本钱。

为了继承进步性能，服务器正越来越多地转向异构盘算架构，利用专门构建的加快器从CPU卸载专门的工作负载。CXL的内存缓存同等性答应在CPU和加快器之间共享内存资源。

别的，CXL支持摆设新的内存层，可以弥合主内存和SSD存储之间的耽误差距。这些新的内存层将增长带宽、容量、进步服从并低落总体拥有本钱(TCO)。依附这些诸多上风，业界果断地将CXL融合为处理惩罚器、内存和加快器的高速缓存同等性互连。

CXL通过一个叫做CXL同盟的开放行业标准构造开辟技能规范，促进新兴利用模子的性能突破，同时支持数据中心加快器和其他高速加强功能的开放生态体系。

CXL简介：什么是ComputeExpressLink？

CXL是一个开放标准的行业支持的缓存同等性互连，用于处理惩罚器、内存扩展和加快器。从本质上讲，CXL技能在CPU内存空间和毗连装备上的内存之间保持内存同等性。这支持资源共享（或池化）以得到更高的性能，低落软件堆栈的复杂性，并低落团体体系本钱。CXL同盟已经确定了将采取新互连的三类重要装备：

范例1装备：智能NIC等加快器通常缺少本地内存。通过CXL，这些装备可以与主机处理惩罚器的DDR内存举行通讯。

范例2装备：GPU、ASIC和FPGA都配备了DDR或HBM内存，而且可以利用CXL使主机处理惩罚器的内存在本地可供加快器利用，并使加快器的内存在本地可供CPU利用。它们还共同位于同一个缓存同等域中，有助于提拔异构工作负载。

范例3装备：内存装备可以通过CXL毗连，为主机处理惩罚器提供额外的带宽和容量。内存的范例独立于主机的主内存。

CXL协媾和标准

CXL标准通过三种协议支持各种用例：CXL.io、CXL.cache和CXL.memory。

CXL.io：该协议在功能上等同于PCIe协议，并利用了PCIe的广泛行业采取和认识度。作为底子通讯协议，CXL.io用途广泛，实用于广泛的用例。

CXL.cache：该协议专为更具体的应用程序而计划，使加快器可以或许有效地访问和缓存主机内存以优化性能。

CXL.memory：该协议使主机（比方处理惩罚器）可以或许利用加载/存储下令访问装备毗连的内存。

这三个协议共同促进了盘算装备（比方CPU主机和AI加快器）之间内存资源的同等共享。从本质上讲，这通过共享内存实现通讯简化了编程。用于装备和主机互连的协议如下：

范例1装备：CXL.io+CXL.cache

范例2装备：CXL.io+CXL.cache+CXL.memory

范例3装备：CXL.io+CXL.memory

ComputeExpressLink与PCIe：这两者有什么关系？

CXL创建在PCIe的物理和电气接口之上，其协议创建了同等性、简化了软件堆栈并保持与现有标准的兼容性。具体来说，CXL利用PCIe5功能，答应备用协议利用物理PCIe层。当支持CXL的加快器插入x16插槽时，装备会以每秒2.5千兆传输(GT/s)的默认PCIExpress1.0传输速率与主机处理惩罚器的端口举行协商。只有两边都支持CXL，CXL买卖业务协议才会被激活。否则，它们作为PCIe装备运行。

CXL1.1和2.0利用PCIe5.0物理层，答应通过16通道链路在每个方向上以32GT/s或高达64GB/s的速率传输数据。

CXL3.0利用PCIe6.0物理层将数据传输扩展到64GT/s，支持通过x16链路举行高达128GB/s的双向通讯。

CXL2.0和3.0有什么新功能？

起首在内存池方面，CXL2.0支持切换以启用内存池。利用CXL2.0互换机，主机可以访问池中的一个或多个装备。只管主机必须支持CXL2.0才华利用此功能，但内存装备可以是支持CXL1.0、1.1和2.0的硬件的组合。在1.0/1.1中，装备被限定为一次只能由一台主机访问的单个逻辑装备。然而，一个2.0级别的装备可以被分别为多个逻辑装备，允很多达16台主机同时访问内存的差别部分。

比方，主机1(H1)可以利用装备1(D1)中一半的内存和装备2(D2)中四分之一的内存，以将其工作负载的内存需求与内存池中的可用容量美满匹配.装备D1和D2中的剩余容量可由一台或多台其他主机利用，最多可达16台。装备D3和D4分别启用了CXL1.0和1.1，一次只能由一台主机利用。

CXL3.0引入了对等直接内存访问和对内存池的加强，此中多个主机可以同等地共享CXL3.0装备上的内存空间。这些功能支持新的利用模子并进步数据中心架构的机动性。

其次来到互换方面；

通过转向CXL2.0直连架构，数据中心可以得到主内存扩展的性能上风，以及池内存的服从和总体拥有本钱(TCO)上风。假设全部主机和装备都支持CXL2.0，则“切换”通过CXL内存池芯片中的交错开关集成到内存装备中。这可以保持较低的耽误，但必要更强大的芯片，由于它如今负责互换机实行的控制平面功能。通过低耽误直接毗连，毗连的内存装备可以利用DDRDRAM来扩展主机主内存。这可以在非常机动的底子上完成，由于主性能够访问处理惩罚特定工作负载所需的尽大概多的装备的全部或部分容量。

CXL3.0引入了多层互换，支持互换布局的实行。CXL2.0支持单层互换。借助CXL3.0，启用了互换布局，此中互换机可以毗连到其他互换机，从而大大增长了扩展的大概性。

第三，“按需”内存范例；

雷同于拼车，CXL2.0和3.0在“按需”的底子上为主机分配内存，从而提供更高的内存利用率和服从。该架构提供了为标称工作负载（而不是最坏环境）设置服务器主内存的选项，可以或许在必要时访问池以处理惩罚高容量工作负载，并为TCO带来更多长处。终极，CXL内存池模子可以支持向服务器分解和可组合性的根本变化。在此范例中，可以按需组合离散的盘算、内存和存储单位，以有效地满意任何工作负载的需求。

第四，完备性和数据加密(IDE)；

分解——或分离服务器架构的组件——增长了攻击面。这正是CXL包罗安全计划方法的缘故起因。具体来说，全部三个CXL协议都通过完备性和数据加密(IDE)来掩护，IDE提供机密性、完备性和重放掩护。IDE在CXL主机和装备芯片中实例化的硬件级安全协议引擎中实现，以满意CXL的高速数据速率要求，而不会引入额外的耽误。应该留意的是，CXL芯片和体系本身必要防止窜改和网络攻击的掩护步伐。在CXL芯片中实现的硬件信托根可以为安全启动和安全固件下载的安全和支持要求提供此底子。

第五，将信令扩展到64GT/s；

CXL3.0带来了标准数据速率的阶跃函数增长。如前所述，CXL1.1和2.0在其物理层利用PCIe5.0电气：32GT/s的NRZ信号。CXL3.0承袭了以广泛采取的PCIe技能为底子构建的雷同理念，并将其扩展到2022年初发布的最新6.0版PCIe标准。利用PAM4信号将CXL3.0数据速率进步到64GT/s。我们涵盖了PCIe6中PAM4信令的具体信息——您必要知道的统统。

得益于CXL的出现，开辟者可以简化和改进低耽误毗连和内存同等性，明显进步盘算性能和服从，同时低落TCO。别的，CXL内存扩展功能可在当今服务器中的直接毗连DIMM插槽之上实现额外的容量和带宽。CXL使得通过CXL毗连装备向CPU主机处理惩罚器添加更多内存成为大概。当与长期内存配对时，低耽误CXL链路答应CPU主机将此额外内存与DRAM内存连合利用。大容量工作负载的性能取决于大内存容量，比方AI。思量到这些是大多数企业和数据中心运营商正在投资的工作负载范例，CXL的上风显而易见。